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| 64位MIPS的起源,回顾及展望 | |||||
| 作者：网络 论文来源：网络 点击数：473 更新时间：2007/4/11 | |||||
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早在20世纪80年代中期，摩尔定律就已经为集成电路的设计人员带来了严峻的挑战。如何使用所有这些复杂的晶体管？对于新型RISC处理器的设计人员来说，处理器要求的晶体管体积更小，数量更多。因此，在1988年开始定义MIPSR2/3000的后续产品时，我们在继续采用RISC原理的同时，也在寻求可以使用更多晶体管的方法。当时存在的一些问题和发展趋势，不仅使我们的工作迷失了方向，而且也使R4000处理器陷入困境。 第一个问题或者说是机遇（视您的观点而定）是在试图实现较低的每指令周期（CPI）时认识到大量高速缓存的重要性，因为对CPI降级起最大作用的是由高速缓存故障所引起的处理器失速。可接受的最低高速缓存大小约8Kbytes，分别用于指令和数据，表明这些高速缓存在R2/3000系列处理器中均是外部的。然而，CPI当然不会是整个决定因素。总体计算吞吐量是IPC（1/CPI）和频率的乘积，而在R2/3000家族中，处理器频率受限于这些相同外部高速缓存的访问速度。将内部高速缓存和外部高速缓存的最高频率和最大高速缓存大小的频率与IPC乘积绘制成图，使我们能够迅速评估相关的折衷方法。从图上来看，由于CPI改进在32Kbyte之上趋于平缓，但是性能改进因频率增加而继续呈线性发展，因而它非常有利于集成高速缓存。在采用1.0微米技术的R4000中，我们最后以8KByte指令与数据高速缓存而告终。 一旦集成了高速缓存，就有机会通过将高速缓存访问管道化来进一步提高频率。甚至有可能在必要时，在地址解码和阵列存取之间放置管道注册器。对于R4000，2周期高速缓存访问可以产生一个8阶管道，而R2/3000却只能产生5阶单周期高速缓存访问。通过RISC架构开创先河，使用更出色的管道粒度的技术称为超级流水线，后来在x86架构实施中发挥到极至。虽然这不像高速缓存的使用那么明显，但是随着相对于额外长度近似线性的增长，加深管道同样也要使用更多的晶体管。这种线性增长适用于控制逻辑和数据路径逻辑。 另一个趋势是，通过广泛采用IEEE754浮点标准及其在CAD应用、打印以及成像市场中的普遍使用，为硬件浮点的集成提供了更为强大的推动力。独立支持除法和方根、完全管道化的浮点乘积单位复杂性约等于整数单位的复杂性。现在对于浮点来说，主导数据类型是双精度，或为了实现快速实施而需要64位宽数据路径的64位浮点。如果要提供带有数据的64位浮点单位，则需要数据高速缓存的宽度也是64位。因此，我们拥有64位浮点单位、64位数据高速缓存等等…… 最后，根据操作系统专家观察，地址位正以一个速率逐渐被消耗，此速率可以在R4000的周期内获得所需的64位寻址——行业已经迫不及待地“消化”了4、8和16位，并且正忙于“咀嚼”32位。虽然这对R4000自身来说并不是一个极为乐观的前景，但是64位MMU架构和指令扩展了当今幸存R4000的开发范围，并且成为所有64位MIPS实施的基矗拥有64位寻址并不意味着拥有64位整数单位，但是将分段用在x86架构中的想法对于RISC的支持者来说是十分可怕的，对于编译人员和操作系统技术人员来说尤为如此。 如今，64位寻址变得越来越普遍，英特尔和AMD最近推出计算64位处理器便是一个有力的见证。而且，将64位用于数据处理将冲击新兴的高性能网络市常总之，对64位寻址、可输送64位浮点单位的64位宽数据高速缓存、可轻松扩展至后向兼容64位架构的纯32位RISC架构的期待，以及相信最终架构能够长期立于不败之地的信心开创了引人注目的前景。64位R4000从此诞生。 就此，QuantumEffectDevices(QED)公司崭露头角。QED是一家致力于CMOSVLSI的MIPS计算机系统公司，其开发了一款MIPS架构的处理器——R4600。该处理器专门面向嵌入市场，并在设计方面战胜了思科、朗讯、ExtremeNetworks以及其他众多的领先网络公司。R4600秉承了RISC高速缓存大小不断提高的传统（高速缓存成倍增长），以通过改善CPI及所采用设备的组合性来提高高速缓存的效率。充分利用Microsoft开发用于各种嵌入应用的WindowsCE，R4600还可以用于当代PVR的先驱，WebTV和EchoStar的机顶盒中。 同时，QED开发了R4600，而另一个MIPS架构的授权方——NEC则正在开发其自己的64位MIPS处理器——R4300。NEC的处理器为Nintendo-64及惠普的高性能激光打印机系列提供了强劲的动力。 紧随R4600/R4300系列之后，QED运用SGI提供的基金，为NEC和IDT开发了R5000。R5000不仅向R4600增加了工作站类型的浮点，而且再次将高速缓存大小加倍。该款处理器为网络与打印市场中的第二代设计奠定了坚实的基矗 0.25微米新型处理工艺刚刚兴起，此时消耗的晶体管更多。回顾上述分析，随着高速缓存大小的提高CPI改进显示出衰减，您可以看到停止长度(stalllength)影响着衰减发生的位置。如果DRAM速度的增长速率与处理器速度的增长速率相同，就不会产生任何影响，因为在测定处理器周期时，停止的长度将保持恒定。由于各种原因，此处不再赘述，DRAM的速度并不能与处理器的速度保持一致；只有提高DRAM的位数才有助于提高处理速度——摩尔定律表明，只将晶体管的数量加倍并不能将速度加倍。由于DRAM的速度低于处理器的速度，因此工程师们开始构建位于处理器外部的二级高速缓存，这样可暂时减轻处理器与DRAM之间的速度差异。当然，通过集成二级高速缓存来提高性能只是一个时间问题。在0.25微米工艺中，可用更经济地构建具有16KByte的主指令与数据高速缓存，以及256KByte的二级高速缓存的处理器。这成为首款带有集成二级高速缓存的商用市场微处理器QEDRM7000的技术规范。 除了集成的二级高速缓存外，RM7000还包括另一个增强性能：称为超标量的晶体管使用技术。在九十年代前五年，超标量技术已经过广泛测试并对其进行了报道，同时各种等级的并行指令问题的成本／优势比率得以良好地建立。对于强大且成本敏感型嵌入式市场来说，实施简单的双路超标量流水线是非常合理的，这种流水线能够以几乎相同比例的附加硬件与复杂性提供25%到30%的性能增强。 64位RM7000是首款采用0.25微米以及目前的0.18微米和0.13微米技术构建的产品，其已经在网络和打印机市场上获得了巨大的成功，并且有望在不久的将来进军消费市常 PMC-Sierra于2000年收购了QED。最新的64位MIPS处理器是RM9000x2，从“x2”这个标记判断，它包含了不是一个而是两个均具有集成二级高速缓存的64位处理器。RM9000x2主要针对网络基础设施市场，具有集成的DDR内存控制器和超高速的HyperTransportÔI/O链接。处理器、内存和I/O均通过分组交叉连接起来的，可实现高性能、全面高速缓存的统一芯片系统。除通过并行处理提高系统性能外，RM9000x2还通过将超标量与超流水线技术相结合来提高单个处理器的性能。通过采用超流水线技术，RM9000x2核心能够使用0.13微米技术以1GHz的频率运行。由于过去10年不断对电压进行调整，因此超流水线技术已能够适应强大的敏感型嵌入式市常回想一下，CMOS集成电路的功率是由P=kCV2f决定的，其中V是电源电压，而f是操作的频率，正如超流水线技术推动频率增长一样，电压调整仍然可实现较低的功率。x2的64位处理器内核将在PMC内广泛用于需要高性能处理的解决方案。例如，对RM7000系列独立处理器以及网络、打印机和消费类ASSP与CSSP进行扩展。 | |||||
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